フルカスタム・スタンダードセル・ストラクチャード・FPGA・MPSoCの5種比較とカスタムICが必要な6つの理由、NREコスト規模（28nm〜5nm以下）と12ステップ開発フロー、ファブレス/ファウンドリ/IDMモデルとTSMC等主要ファウンドリ、デザインハウス・IPベンダー（Arm等）・EDAベンダー（Synopsys等）のエコシステム、調達担当者の5つの役割、設計・サプライヤー・知財・量産の4リスク管理まで解説します。
「カスタムIC」「ASIC」と一口に言っても、設計の自由度・開発コスト・量産コストは大きく異なります。まず最適なアプローチを選択することが、プロジェクト全体の成否を左右します。
FULL CUSTOM
フルカスタムASIC
トランジスタレベルから完全独自設計するIC。最高クラスの性能・効率・サイズを実現できる。開発コストと期間が最も大きい。
✓ 最高性能・最小サイズ・最低量産コスト
× NRE最大・期間最長（2〜4年以上）
STANDARD CELL
スタンダードセルASIC
メーカー提供の標準セルライブラリを組み合わせて設計するASIC。フルカスタムより効率は落ちるが、開発期間とコストを削減できる。最も一般的なASICアプローチ。
✓ 高性能・合理的なNRE
× フルカスタムより面積・電力効率でやや劣る
STRUCTURED
ストラクチャードASIC
部分的にカスタマイズ可能な半完成品ASIC。マスク数を減らすことでコストとリードタイムを短縮できる。FPGAとスタンダードセルASICの中間的な選択肢。
✓ マスクコスト削減・開発期間短縮
× 設計の自由度に制限がある
FPGA
FPGA（Field-Programmable Gate Array）
出荷後にユーザーが書き換えられるIC。厳密にはASICではないが、カスタムロジックを実現する手段として比較検討される。開発期間が短く設計変更が容易。量産コストはASICより高い。
✓ 開発期間最短・設計変更容易・プロトタイプ向き
× 量産コスト高・消費電力大・大量生産ではコスト不利
MPSoC
MPSoC / SoC FPGA
複数のプロセッサコアを統合したSoC。XilinxのZynq、Intel（旧Altera）のSoC FPGAが代表例。FPGAとプロセッサコアを組み合わせた柔軟な設計が可能。
✓ FPGA+プロセッサの統合・柔軟性と性能を両立
× 高価・学習コストが大きい
カスタムICが必要な6つの理由
⚡
性能・効率
汎用ICでは実現できない最高クラスの速度・消費電力・サイズを達成
🔲
統合化
複数機能を1チップに集約し基板面積と消費電力を削減
🏆
競争優位
競合が真似できない独自機能・性能を実現（スマートフォンSoC等が典型例）
💰
大量生産コスト削減
大量生産時に複数の汎用ICを1チップで置換しトータルコストを削減
🔒
知財保護
設計内製化でリバースエンジニアリングを困難にし競争優位を守る
♾️
長期供給確保
自社専用設計チップで汎用品EOLリスクから解放される
FPGA vs ASIC の意思決定ポイント：プロトタイプ・少量生産・頻繁な仕様変更が必要な用途にはFPGAが適しています。年間10万個を超える量産規模、性能最重視、コスト最重視になった時点でASIC化を検討するのが一般的な判断基準です。また、まずFPGAで開発・検証を行い、量産フェーズでASICに移行する「FPGA→ASIC移行戦略」も広く使われます。
カスタムICの開発は汎用IC調達とは次元が異なります。莫大な初期投資・長期の開発期間・専門人材の確保・失敗リスクを正確に理解した上で、経営レベルの意思決定として進める必要があります。
NRE（Non-Recurring Engineering）コストの規模
プロセスノード別のNREコスト目安（マスクセット等の初期費用）
NREの他に加算されるコスト：マスクセット費用に加えて、EDAツールライセンス（年間数千万〜数億円）、IPライセンス費、検証・テストの工数費用、デザインハウス委託費用が加わります。また設計の不具合（バグ）が量産後に発見されると、新しいマスクセットが必要になり数億円の追加コストと数ヶ月の遅延が発生します。NREを回収するには年間数十万個以上の量産規模が一般的に必要です。
カスタムIC開発の12ステップフロー
設計から量産までに12〜36ヶ月以上かかります。フロントエンド（設計・検証）とバックエンド（物理設計・製造）に分かれ、各フェーズで専門人材が必要です。
01
要求仕様の定義
機能・性能・消費電力・サイズ・コスト目標・量産時期を文書化
02
アーキテクチャ設計
トップレベルアーキテクチャ・ブロックダイアグラム・インターフェース決定
03
RTL設計（フロントエンド）
VHDLまたはVerilogで論理回路を記述。設計品質が製品を決定
04
検証（フロントエンド）
シミュレーション・フォーマル検証・エミュレーションで設計の正確性を確認
05
論理合成
RTLコードをゲートレベルのネットリストに変換。タイミング制約を設定
06
レイアウト（バックエンド）
ゲートレベルの配置と配線に変換する物理設計。ECO対応が難所
07
物理検証（バックエンド）
タイミング・電力・信号品質の検証。STA・IR drop・EMV
08
テープアウト 🚀
設計データをファウンドリに送付しマスク製造を依頼。最初の大きなコスト発生点
09
ウェハー製造
ファウンドリで実際にウェハーを製造。数週間〜数ヶ月
10
パッケージング
ウェハーをダイにカットしパッケージに封止。OSAT企業に委託
11
テスト・評価
完成ICの電気的・機能的テスト。不具合発見時は設計修正→再テープアウト
12
量産開始
全検証合格後、本格量産スタート。定期的な品質モニタリングを継続
テープアウト前の検証が最重要：ステップ04（フロントエンド検証）と07（物理検証）で不具合を発見できれば、修正コストは最小限です。テープアウト後（ステップ08以降）に不具合が発見されると、マスクセット再製造（数億円）と数ヶ月の遅延が確定します。徹底的な検証・第三者レビュー・エミュレーション（FPGAでの事前検証）に投資することが長期的にコストを下げます。
カスタムIC開発には設計・製造・IPを担う多様なプレーヤーが存在します。それぞれの役割を理解し、自社の状況に応じた適切な外部リソースの組み合わせが、プロジェクトを成功に導きます。
ファブレス・ファウンドリ・IDMの3モデル
FABLESS
ファブレス
設計のみを行い、製造は外部ファウンドリに委託するモデル。設備投資が不要で設計リソースに集中できる。現代の主流。
Apple・Qualcomm・NVIDIA・AMD・MediaTek・Arm（設計ライセンス）
FOUNDRY
ファウンドリ
ICの製造のみを行う。設計は顧客が提供。半導体製造の超高額な設備投資を顧客が共有するモデル。先端プロセスは数社のみ。
TSMC（台湾）・Samsung Foundry（韓国）・GlobalFoundries（米国）・UMC（台湾）・SMIC（中国）
IDM
IDM（Integrated Device Manufacturer）
設計と製造の両方を自社で行うメーカー。巨大な設備投資が必要だが、製造プロセスと設計の最適化が可能。
Intel・Samsung・Texas Instruments・Infineon・STMicroelectronics
デザインハウス・IPベンダー・EDAベンダー
🏗️ デザインハウス
カスタムIC設計を専門とする受託設計企業。設計能力を持たない顧客の代わりにICの設計を請け負います。RTL設計からテープアウトまでをフルサービスで提供するところもあれば、特定工程専門の会社もあります。
Faraday Technology（台湾）eMemory（台湾）Open-Silicon（米国）Verisilicon（中国）
💡 IPベンダー（シリコンIP）
ICの設計に使う知的財産（IP：CPUコア・メモリコントローラ・インターフェース・暗号化等）を提供します。自社開発せずにIPを活用することで、NREと開発期間を大幅に削減できます。ライセンス料とロイヤリティ方式が一般的。
Arm（CPUコア）CEVA（DSP・BT）Synopsys（I/F・メモリ）Cadence（AI・I/F）SiFive（RISC-V）Imagination（GPU）
🖥️ EDA（Electronic Design Automation）ツール
カスタムIC設計には専用EDAツールが必須です。Synopsys・Cadence Design Systems・Siemens EDA（旧Mentor Graphics）が世界三大EDAベンダーで、この3社で市場の大半を占めます。ライセンス費用は年間数千万〜数億円。中小向けにクラウドベースのサービス（Synopsys Cloud等）も提供されています。
SynopsysCadenceSiemens EDA
📦 OSAT（Outsourced Semiconductor Assembly and Test）
パッケージングとテストを専門とする外部委託企業。ファウンドリでウェハーを製造した後、OATでパッケージング・テストが行われます。ASE Group・Amkor Technology・PTI等が主要OSATです。調達担当者はOSATとの契約も管理する必要があります。
ASE Group（台湾）Amkor Technology（米国）JCET（中国）
カスタムIC開発において、調達担当者は単なる価格交渉者ではありません。プロジェクトのリスク管理・契約設計・サプライチェーン構築において中心的な役割を担います。
調達担当者の5つの役割
ROLE 01
NRE契約と支払いスケジュール管理
NREの分割払い・マイルストーンベースの支払い条件を交渉します。各マイルストーン（RTL完成・テープアウト・量産開始等）の達成を確認してから支払う仕組みを設計することで、プロジェクトリスクを管理します。
ROLE 02
ファウンドリとの長期契約交渉
製造能力（ウェハースタート数）の確保・価格交渉・供給量保証・優先アクセス権を交渉します。先端プロセスノードでは製造能力が逼迫することがあるため、長期契約（LTA：Long Term Agreement）が重要です。
ROLE 03
量産価格とNRE回収の交渉
開発完了後の量産単価を交渉します。NREへの投資回収スケジュールと量産単価の関係を試算し、製品の市場競争力を損なわない価格設定が必要です。ウェハー歩留まりと単価の関係も把握してください。
ROLE 04
サプライチェーン全体の管理
ファウンドリ（製造）→OSAT（パッケージング・テスト）→物流の全サプライチェーンを管理します。地政学リスク（台湾・韓国・中国）を考慮した複数ソース戦略や、サプライヤーの事業継続計画（BCP）も確認してください。
ROLE 05
IPライセンス契約とロイヤリティ交渉
IPベンダー（Arm・CEVA・Synopsys等）とのライセンス契約を担当します。ライセンス形態（設計ライセンス・量産ロイヤリティ）、ロイヤリティ率、ライセンス範囲（使用回数制限・製品ファミリー適用等）を交渉します。
ROLE ＋
プロジェクト管理との連携
調達担当者は開発エンジニア・法務・財務と密接に連携する必要があります。NDA・開発委託契約・知財帰属・機密保持・輸出管理規制（EAR・ITAR）への対応も調達業務の一部です。
カスタムIC開発の4つのリスクと対策
🐛
設計リスク
設計不具合（バグ）が量産後に発見されると、マスクセット再製造（数億円）と数ヶ月の遅延が確定する。テープアウト前の発見が絶対条件。
→ 徹底した検証・第三者レビュー・FPGAエミュレーション・初期サンプルの十分な評価
🌐
サプライヤーリスク
ファウンドリの稼働状況・地政学リスク（台湾海峡問題・輸出規制）・設備投資の動向が製造能力に影響する。先端ノードはTSMCへの集中度が高い。
→ 複数ファウンドリへのポートフォリオ分散・代替ノードの事前評価・BCP策定
⚖️
知財（IP）リスク
IPの無断使用・特許侵害の主張・IPベンダーの事業継続リスクなどが発生すると、製品販売の差し止めリスクがある。IPの帰属と権利範囲を契約で明確化することが必須。
→ 特許調査（FTO：Freedom to Operate）・契約条項の精緻化・IPライセンス保険の検討
📊
量産リスク
需要予測の誤りによる在庫過多・不足、価格変動（ウェハー価格・外為）、ウェハー歩留まりの変動、製品ライフサイクルの短命化などのリスクが存在する。
→ 需要予測精度の向上・フレキシブルな発注条件交渉・在庫バッファ設計・価格ヘッジ
カスタムIC開発の成功条件：①経営レベルの長期コミットメント（5〜10年のロードマップ）、②確実な量産規模の見通し（NRE回収の根拠）、③社内または外部の専門設計チーム、④ファウンドリとの長期的な信頼関係の構築、⑤検証への十分な先行投資、の5点が揃って初めてカスタムIC開発は合理的な意思決定になります。これらが揃わない場合、FPGAやストラクチャードASICで代替する選択も賢明です。
まとめ
カスタムICとASICの調達は、汎用IC調達とは根本的に異なる長期的・戦略的な取り組みです。莫大なNRE（28nmで数億円〜5nm以下で数百億円）、12〜36ヶ月以上の開発期間、専門人材、テープアウト後の設計修正リスクを経営レベルで正確に把握した上で、ファブレスモデル・デザインハウスの活用・IPベンダーとの契約・ファウンドリとの長期契約を組み合わせたエコシステムを構築することが成功の鍵です。調達担当者はNRE支払い管理・ファウンドリ交渉・IP契約・量産SCM・リスク管理の5つの役割を担い、設計チームと経営陣をつなぐ重要なポジションにあります。